ADF4378 高性能 PLL 具有 −239 dBc/Hz：归一化带内相位本底噪声、超低 1/f 噪声和高相位/频率检测器 (PFD) 频率，可实现超低带内噪声和集成抖动。ADF4378 的基本 VCO 和输出分频器可产生 800 MHz 至 12.8 GHz 的频率。ADF4378 集成了所有必要的电源旁路电容器，从而节省了紧凑型电路板的空间。
对于多数据转换器和 MxFE 时钟应用，ADF4378 通过实现自动参考输出同步功能、跨工艺、电压和温度的匹配参考输出延迟功能以及小于 ±0.1 ps 的无抖动参考输出延迟调整功能，简化了其他时钟解决方案所需的时钟对齐和校准例程。
通用脉冲重定时器功能可为 SYSREF、SYNC 和多芯片同步 (MCS) 架构提供可预测的精确多芯片时钟和脉冲对准。通过将 ADF4378 与分配基准和 SYSREF 信号对的集成电路 (IC) 搭配使用，可支持 JESD204B 和 JESD204C 子类 1 解决方案。脉冲重定时器功能允许广泛分布的 SYSREF 仅满足较慢的参考频率定时，而不是更严格的输出时钟定时，从而简化了系统设计。串行外设接口 (SPI) 可选电流模式逻辑 (CML)/低压正/伪射极耦合逻辑 (LVPECL) 或低压差分信号 (LVDS) SYSREF 输入和 LVDS SYSREF 输出允许 CML 到 LVDS 信号转换，从而简化了各种转换器的时钟和 SYSREF 校准。脉冲重定时器功能还可用于收发器 MCS 信号和其他集成电路的 SYNC 信号。
关键特性和优势
- 输出频率范围：800 MHz 到 12.8 GHz
- 抖动 = 18 fsRMS（积分 BW：100 Hz 至 100 MHz）
- 抖动 = 27 fsRMS（ADC SNR 方法）
- 宽带本底噪声：-160 dBc/Hz @12 GHz
- PLL 规格：
- -239 dBc/Hz：归一化带内相位本底噪声
- -147 dBc/Hz：归一化带内 1/f 噪声
- 相位检测器频率高达 500 MHz
- 参考输入频率高达 1 GHz
- 典型 -100 dBc PFD 杂散
- 参考输出延迟规格：
- 部分与部分之间的标准偏差： 3 ps
- 温度漂移：0.03 ps/℃
- 调节步长 < +/-0.1="">
- 多芯片输出相位对齐
- 重定时 LVDS SYSREF 输出
- 3.3 V 和 5 V 电源
- 7 mm x 7 mm 48 引线 LGA
应用
- 高性能数据转换器和 MxFE 时钟
- 无线基础设施（MC-GSM，5G）
- 测试和测量
- 集成数据转换器的 FPGA
评估板
ADF4378 可使用 EVAL-ADF4378 进行评估。
框图和表格
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