接接合型ゲート電解効果トランジスタは、ゲートとドレインからソースへのチャネルの間にダイオードのような構造を利用しています。 これは単純な電界効果トランジスタで、n型またはp型ドーピング剤でドーピングされています。 トランジスタの片側には反対のドーピング剤が使われ、pn接合を形成します。これはトランジス接合型ゲート電解効果トランジスタは、ゲートとドレインからソースへのチャネルの間にダイオードのような構造を利用しています。 これは単純な電界効果トランジスタで、n型またはp型ドーピング剤でドーピングされています。 トランジスタの片側には反対のドーピング剤が使われ、pn接合を形成します。これはトランジスタを流れる電流の流れを制御する機構であると同時に、ゲート電圧が正しくバイアスされている限り、デバイスに高い入力インピーダンスを提供します。 ダイオードと同様に、JFETの誤ったバイアスはゲートに望ましくない電流サージを引き起こすことがあります。

ソースとゲートが同じ電圧にある場合、半導体チャネルの公差までトランジスタ内を妨げられる電流が流れます。 n型トランジスタの場合、ゲートに負のゲート-ソース電圧をかけると、電流の流れが抑制され始め、最終的にはトランジスタのチャネル全体に空虚層が形成される、臨界点に達するまで抑制が続きます。 これによりドレインからソースへの電流の流れを効果的に遮断され、これをピンチオフ値（VGS）と呼びます。この値はトランジスタごとに大きく変動します。 P型JFETデバイスは同じ応答を持ちますが、ゲート対ソース電圧は正であり、逆にドープされたチャネルに同様の空虚層が生じます。