位相ロックループ - PLL

位相同期ループ(PLL)は、入力信号の位相を出力信号の位相に合わせることで出力信号を生成する制御システムです。PLLの主要な構成要素は、位相周波数検波器(PFD)、ローパスフィルタ(LPF)、電圧制御発振器(VCO)です。位相検出器は、同じPLLの出力からの基準クロック信号と分割ダウンフィードバッククロック信号との位相差に比例した制御または誤差信号を出力します。VCOはPFDからの制御電圧に対して基準クロックの倍数の出力クロックを生成します。VCOの出力は周波数分圧器を介して位相検波器にフィードバックされ、その周波数が基準入力クロックと完全に一致するようにすることで、フィードバックループを閉じます。PLLシステムのLPFは不要な高周波ノイズをフィルタリングし、制御電圧を平滑化するのに役立ちます。PLLの閉ループ特性により、出力クロック信号は基準クロックに同期（位相が一致）するようになります。 PLL回路は通信システム、コンピュータ、その他の電子システムで一般的に使用されています。これらは、ほとんどの安価な単独発振器では実現できない高次の周波数を生成するための周波数乗算器として使われます。低コストで比較的良好な性能を持つため、高価な高性能発振器よりも設計で好んで使用されることが多いです。