Modélisation des topologies courantes avec des MOSFETs au carbure de silicium Wolfspeed

Désormais, plus que jamais, les ingénieurs choisissent des produits à base de Carbure de Silicium (SiC) pour leur efficacité accrue, leur densité de puissance et leur rentabilité globale du système supérieure par rapport aux composants à base de Silicium (Si).

Au-delà des principes de conception de base communs entre le SiC et le Si, et de la nécessité de garder à l'esprit les différentes caractéristiques, capacités et avantages du SiC, les ingénieurs doivent modéliser et simuler pour s'assurer qu'ils atteindront leurs objectifs de conception.   Comme avec le Si, le SiC dispose désormais d'outils et de modèles optimisés disponibles chez divers fournisseurs, et les atténuations de modélisation standard peuvent être appliquées. Bien qu'il existe des différences entre des outils comme LTSpice, PLECS et le SpeedFit 2.0 Design Simulator™ de Wolfspeed, les conseils des experts en puissance de Wolfspeed aideront à atteindre une précision de simulation avec le SiC.

Simulation statique avec LTSpice

Les modèles Spice de Wolfspeed sont optimisés pour 25ºC et 150ºC. Le fonctionnement de la diode de corps est optimisé pour une tension de commande, V_GS, de -4 V pour les dispositifs de génération 3 et de -5 V pour la génération 2. Les ingénieurs peuvent incorporer le chauffage autonome, la capacité thermique transitoire et l'inductance parasite. Cependant, le transistor bipolaire parasite et ses effets associés, le processus de multiplication par avalanche, et la variation de la tension de mise en conduction de la diode de corps avec la tension de grille à source ne sont pas modélisés.   Les résultats de la simulation statique LTSpice – la courbe IV à diverses valeurs de VGS et la courbe de la diode de corps – correspondent bien aux mesures réelles. Pour les capacités – capacité d'entrée, C_iss, capacité de sortie, C_oss, et capacité de transfert inverse, C_rss, aussi, les résultats de la simulation statique sont assez proches pour l'application prévue. Les ingénieurs peuvent donc avoir confiance dans les paramètres statiques de la modélisation Spice.

Un test à double impulsion

Un test typique de caractérisation pour comprendre le comportement dynamique est un test à double impulsion de demi-pont. Lorsqu'il est modélisé sans aucune considération, comme les parasitismes, la simulation est nettement éloignée des résultats mesurés (Figure 1). Puisque la consommation d'énergie impacte l'efficacité, une telle différence a un effet significatif sur les calculs thermiques.

Dans le cas de test, une longue impulsion est suivie par une pause de 1 µs, qui est suivie par une impulsion courte. L'activation et la désactivation sont mesurées de manière conventionnelle comme on le ferait avec des dispositifs à base de Si. En examinant de plus près les formes d'onde (Figure 2), on met en évidence la différence entre les résultats simulés réels et idéaux. Les temps de montée et de descente dans la simulation sont beaucoup plus rapides que ceux mesurés car les résultats réels sont affectés par des inductances - une inductance parasite, L_m, entre les deux dispositifs, et l'inductance du boîtier, L_pkg, qui est l'inductance de source du boîtier. Il y a également une différence entre les résultats du dépassement pour l'activation et la désactivation. Ces différences contribuent à la différence globale des pertes de commutation.

Pour obtenir un modèle précis, les inductances doivent être extraites et importées manuellement dans LTSpice. Le modèle thermique dans PLECS, en revanche, n'inclut pas les composants parasites.

Recherche de L_m

L_m est l'inductance entre la source du dispositif côté haut U1 et le drain du dispositif côté bas U2. Bien qu'elle puisse être mesurée directement, elle peut aussi être extraite ainsi (Figure 3) :

Où : V_LM = V_in — V_ds, et d'après l'exemple, di/dt = 1.105 x 10⁹, V_in = 606 V, et V_ds = 580.9 V   Cela donne une valeur de 23.1674 nH pour L_m.

Qu'il s'agisse d'un abaisseur synchrone, d'un élévateur synchrone, d'un demi-pont ou d'un pont complet, la conception utilise probablement une configuration de dispositifs côté haut et côté bas via un circuit imprimé. Si de bonnes pratiques de disposition sont suivies, L_m se situe dans la plage de 20 nH à 25 nH. Les ingénieurs peuvent considérer cela comme une règle empirique à utiliser dans les simulations.

Extraction de L_pkg

Les concepteurs pourraient s'attendre à ce que L_pkg soit identique chez tous les fournisseurs pour les boîtiers standard comme le TO-247. Cependant, il existe des variations dues aux différences dans l'épaisseur des cadres de plomb, dans le fil de raccordement source et dans la longueur de l'épaulement sur le boîtier. Si disponible dans une fiche technique, il peut être facilement intégré dans le modèle. Sinon, il peut être extrait d'une forme d'onde mesurée et extrapolé pour obtenir une bonne estimation du boîtier en question.

Où : VL_pkg = V_ds — VL_ds + V_dson = —11,515 V L_ds = 6,5372 nH d'après le modèle Spice, V_ds = ~-27,8 V d'après l'onde réelle, VL_ds = -15,035 V, V_{ds_on} @ 20 A = 1,25 V d'après la feuille de données C3M0065090D, et di/dt = -2,3 x 10⁹

Dans notre exemple, cela donne une valeur Lpkg de 2,503 nH. Malgré les variations, cette valeur peut être considérée comme une bonne estimation et une règle générale fiable. La simulation en tenant compte des inductances rend le modèle dynamique précis (Figure 4).   Avec les inductances prises en compte, l'énergie totale de commutation Esw ainsi que Eon et Eoff pour le test double impulsion réel et simulé deviennent très proches (Figure 5).

En utilisant ces règles empiriques pour L_m et L_pkg, les ingénieurs peuvent obtenir des calculs de perte et thermiques assez précis pour leur budget thermique.

MOSFETs en parallèle

Les MOSFETs en SiC sont souvent placés en parallèle pour augmenter la capacité de transport de courant ainsi que les niveaux de puissance. Cependant, il y a certaines considérations à prendre en compte :

Avec les MOSFETs SiC de Wolfspeed, il y a peu de chances de mésappariement des caractéristiques des dispositifs. Cependant, les ingénieurs peuvent être amenés à utiliser d'autres pièces SiC avec une tolérance plus large des spécifications et peuvent choisir, par exemple, un dispositif avec 2 V V_TH et un autre avec 3 V. Le dispositif avec le seuil inférieur a un courant transitoire plus élevé et à cause de cela, des pertes de commutation plus élevées et des pertes de conduction plus élevées, donc des pertes de puissance totales plus élevées (Figure 6).

Bien que les deux dispositifs aient la même résistance de grille, R_G, et fonctionnent à la même température et fréquence de commutation, la modélisation sans aucune considération aboutit à des pertes totales de plus de 200 W pour U1 et juste au-dessus de 100 W pour U3. Les formes d'onde simulées montrent que U1 atteint un pic avec un dépassement d'environ 70 A avant de retomber à un état stable de 50 A, alors que U3 atteint un pic d'environ 49 A et se stabilise à 30 A. Il y a donc un décalage considérable dans la capacité de transport de courant entre les deux dispositifs ainsi que de légères différences dans les temps d'activation et de désactivation.   La seconde cause du déséquilibre de courant est liée aux parasitiques asymétriques. Considérons deux dispositifs, U1 et U3 (Figure 7) qui ont le même V_TH mais des inductances de source différentes. Cela provoque des di/dt, des tensions aux bornes des inductances parasites, des commandes de grille et des courants de drain considérablement déséquilibrés. Les formes d'onde simulées montrent que le courant monte et descend beaucoup plus rapidement pour U3, et atteint des valeurs plus élevées pour I_DC et I_RMS, entraînant une perte de commutation 17,9 % plus élevée et une perte totale 18,3 % plus élevée dans ce MOSFET.

Atténuer l'inadéquation avec un bon design

L'impact des MOSFETs mal appariés peut être considérablement réduit en incorporant de bonnes pratiques de conception. Par exemple, considérez la conception de référence pour un onduleur solaire de 60 kW, CRD60DD12N, qui utilise deux MOSFETs C3M075120K de 75 mΩ 1,200V en parallèle (Figure 8). L'utilisation de deux MOSFETs à 4 broches TO-247 avec les VTH les plus élevés et les plus bas d'un échantillon de 60 pièces permet toujours d'obtenir un matériel qui fonctionne bien, si de bonnes pratiques de conception sont appliquées.

Une disposition symétrique du PCB est essentielle pour réduire le courant circulant dans les boucles de grille des interrupteurs parallèles. Séparer la boucle d'alimentation de la boucle de grille, fournir suffisamment d'amortissement pour éviter les oscillations de grille, et ajouter une perle de ferrite à la branche de la grille pour réduire les surtensions et les résonances sur la grille qui peuvent endommager le composant (Figure 9).

En raison de ces pratiques de conception, Q1 dans le circuit de test transporte 47,6 % du courant total, tandis que Q2 transporte 52,4 %, atteignant des résultats acceptables dans le monde réel malgré le décalage des dispositifs.

Augmenter le choix d'outils

Les conceptions basées sur SiC peuvent être modélisées en utilisant SpeedFit, LTSpice ou PLECS de Wolfspeed. Alors que SpeedFit et LTSpice peuvent être utilisés gratuitement en s'inscrivant auprès de Wolfspeed, PLECS est soumis à des frais d'abonnement. Les différences entre ces outils affectent à la fois la manière de générer des simulations et leurs limitations, telles que la gestion des parasites et le calcul des pertes.