锁相环路

锁相环路 (PLL) 是一个控制系统，可通过将入射信号的相位与输出信号的相位对齐的方式生成输出信号。锁相环路的关键原件是相位频率侦测器 (PFD)、低通滤波器 (LPF) 和压控振荡器 (VCO)。相位侦测器将输出一个控制或错误信号，与同一个锁相环路输出的参考时钟信号和分割的回馈时钟信号之前的区别总量成正比。VCO 可生成输出时钟，该输出时钟是参考时钟的 PFD 控制电压相关倍数。随后 VCO 的输出通过分频器回馈到相位侦测器，确保频率与参考输出时钟相同，进而关闭反馈回路。锁相环路系统中的 LPF 可过滤掉有害的高频率噪声，并帮助消除控制电压。锁相环路的封闭环路特性会让输入时钟信号锁闭，或令相位与参考时钟一致。 锁相环路电路通常用于通信系统、计算机和其他电子系统。它们将作为频率倍增器，生成最廉价的独立振荡器无法实现的高阶频率。由于成本低且性能相对出色，设计中更倾向于使用它们而非昂贵的高端振荡器。